脈沖神經網絡與類腦芯片設計

目錄
第1章 緒論 1
1.1 人工智能發(fā)展背景 2
1.2 物端智能計算 3
1.3 脈沖神經網絡和神經形態(tài)處理器 4
1.4 國內外研究現狀 6
參考文獻 8
第2章 脈沖神經網絡模型及學習規(guī)則基礎 13
2.1 **脈沖神經元模型 13
2.1.1 泄漏積分點火神經元模型 13
2.1.2 Izhikevich神經元模型 15
2.1.3 神經元模型的選擇 15
2.2 SNN結構 16
2.2.1 前向連接 16
2.2.2 側抑制連接 16
2.3 仿生學習規(guī)則 18
2.3.1 STDP學習規(guī)則及實現方式 18
2.3.2 三因子STDP 20
2.3.3 Tempotron學習規(guī)則及實現方式 21
2.4 輸入脈沖編碼 23
2.4.1 泊松速率編碼 23
2.4.2 脈沖間隔編碼 23
2.4.3 *次脈沖時間編碼 24
2.4.4 動態(tài)視覺傳感器物理編碼 24
2.4.5 輸入編碼方法對比 25
2.5 輸出脈沖解碼 25
2.6 物端SNN模型評估常用基準數據集 26
參考文獻 27
第3章 脈沖極限學習機 28
3.1 脈沖極限學習機模型 28
3.1.1 模型結構和特點 28
3.1.2 三元R-STDP學習規(guī)則 29
3.2 脈沖極限學習機神經形態(tài)處理器設計 31
3.2.1 處理器架構及特點 31
3.2.2 關鍵模塊電路設計 33
3.3 脈沖極限學習機的FPGA原型實現 34
3.3.1 FPGA原型系統(tǒng)及性能測試 34
3.3.2 工作對比 35
參考文獻 37
第4章 三重類腦神經形態(tài)處理器 38
4.1 三重類腦學習機制 38
4.1.1 模型結構和特點 38
4.1.2 學習規(guī)則 42
4.2 三重類腦神經形態(tài)處理器設計 44
4.2.1 處理器架構及特點 44
4.2.2 關鍵模塊電路設計 46
4.3 三重類腦神經形態(tài)處理器的FPGA原型及ASIC實現 50
4.3.1 FPGA原型系統(tǒng)及性能測試 50
4.3.2 與其他基于FPGA實現的物端神經形態(tài)處理器對比 55
4.3.3 ASIC原型芯片及性能指標 55
4.3.4 與其他ASIC物端神經形態(tài)處理器對比 57
參考文獻 59
第5章 脈沖域壓縮感知神經形態(tài)處理器 60
5.1 脈沖域壓縮感知網絡模型 60
5.1.1 模型結構和特點 60
5.1.2 誤差觸發(fā)的輕量級學習規(guī)則 62
5.2 脈沖域壓縮感知神經形態(tài)處理器設計 63
5.2.1 處理器架構及特點 63
5.2.2 關鍵模塊電路設計 64
5.3 脈沖域壓縮感知處理器的FPGA原型實現 66
5.3.1 FPGA原型系統(tǒng)及性能測試 66
5.3.2 工作對比 69
參考文獻 71
第6章 多層SNN片上學**經形態(tài)處理器：MorphBungee-Ⅰ 72
6.1 多層SNN學習規(guī)則 72
6.2 “魔法棒-Ⅰ ”神經形態(tài)處理器架構及電路設計 74
6.2.1 處理器架構及特點 74
6.2.2 關鍵模塊電路設計 77
6.3 “魔法棒-Ⅰ ”神經形態(tài)處理器芯片ASIC原型實現及測試 81
6.3.1 ASIC原型芯片及性能測試 81
6.3.2 工作對比 83
參考文獻 86
第7章 多層SNN片上學**經形態(tài)處理器：MorphBungee-Ⅱ 88
7.1 DeepTempo學習規(guī)則優(yōu)化 88
7.2 “魔法棒-Ⅱ ”神經形態(tài)處理器架構及電路設計 90
7.2.1 處理器架構及特點 90
7.2.2 關鍵模塊電路設計 95
7.3 “魔法棒-Ⅱ ”神經形態(tài)處理器芯片ASIC原型實現及測試 99
7.3.1 ASIC原型芯片及性能測試 99
7.3.2 工作對比 104
參考文獻 107
第8章 未來展望：基于憶阻器的神經形態(tài)處理器 109
參考文獻 110