AI芯片開發(fā)核心技術(shù)詳解

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第1章RISCV技術(shù)分析
1.1初識RISCV
1.1.1什么是RISCV
1.1.2指令集架構(gòu)ISA
1.1.3開源指令集RISCV
1.1.4RISCV概述
1.1.5RISCV處理器及Roadmap
1.1.6RISCV相關(guān)背景
1.2MCU構(gòu)成及其運行原理
1.2.1MCU概念
1.2.2MCU構(gòu)成
1.2.3模擬MCU運行
1.2.4MCU模擬運行
1.3RISCV編譯過程分析
1.3.1預(yù)處理
1.3.2編譯
1.3.3匯編
1.3.4連接
1.3.5ELF、HEX、BIN文件說明
1.4RISCV啟動文件分析
1.5RISCV的LD連接腳本說明
1.5.1LD連接腳本
1.5.2LD連接腳本的主要內(nèi)容
1.5.3常用關(guān)鍵字及命令
1.5.4示例： 完整LD連接腳本
1.5.5示例： 從C文件中讀取LD中的全局變量
1.6RISCV MCU棧機制
1.6.1棧
1.6.2棧的作用
1.6.3棧大小定義
1.6.4壓棧出棧過程
1.6.5malloc使用注意事項
1.7RISCV全局指針寄存器說明
1.8最易變的關(guān)鍵字volatile
1.8.1volatile關(guān)鍵字
1.8.2Demo
1.9RISCV將常量定義到Flash地址
1.9.1編輯LD連接文件，添加SECTIONS段
1.9.2函數(shù)中使用__attribute__((section(".xxx")))定義常量
第2章GPU渲染架構(gòu)與優(yōu)化技術(shù)
2.1渲染架構(gòu)及GPU優(yōu)化技巧
2.1.1GPU圖渲染概述
2.1.2即時模式架構(gòu)
2.1.3基于平鋪的渲染
2.1.4兩種渲染架構(gòu)對比
2.2IMR與TBR的對比
2.2.1IMR渲染的優(yōu)勢
2.2.2IMR渲染的劣勢
2.2.3TBR解決帶寬功耗問題
2.2.4TBR渲染的劣勢
2.2.5前向像素消除
2.3傳統(tǒng)延遲渲染和TBDR
2.3.1延遲渲染
2.3.2延遲渲染原理介紹
2.3.3傳統(tǒng)延遲渲染
2.3.4單著色器延遲渲染
2.3.5TBDR架構(gòu)原理
2.4光柵順序組
2.4.1光柵順序組的作用
2.4.2多倍光柵順序組
2.4.3圖像塊
2.5延遲渲染源碼分析
2.6示例： 圖渲染
2.6.1圖分割示例
2.6.2幾何深度學習示例
2.7小結(jié)
第3章NPU開發(fā)技術(shù)分析
3.1NPU加速器建模設(shè)計
3.1.1NPU加速器建模概述
3.1.2加速器架構(gòu)的設(shè)計空間探索
3.2異構(gòu)系統(tǒng)： 向量體系結(jié)構(gòu)
3.2.1異構(gòu)稀疏向量加速器的總體架構(gòu)
3.2.2稀疏矩陣
3.2.3示例： 異構(gòu)感知調(diào)度算法
3.2.4外部內(nèi)存訪問調(diào)度
3.2.5仿真框架
3.2.6位片跳轉(zhuǎn)架構(gòu)與數(shù)據(jù)管理方面的硬件挑戰(zhàn)
3.2.7有符號位片表示及其編碼單元
3.2.8用于輸入和輸出跳轉(zhuǎn)的零數(shù)據(jù)跳轉(zhuǎn)單元
3.2.9片上異構(gòu)網(wǎng)絡(luò)
3.2.10指令集體系結(jié)構(gòu)
3.2.11廣義深度學習的架構(gòu)式編排、變換和布局
3.3示例： NPU開發(fā)
3.3.1NPU硬件概述
3.3.2gxDNN概述
3.3.3編譯器使用
3.3.4編譯模型
3.3.5調(diào)用API流程與MCU API代碼
3.3.6NPU使用示例
3.4TPU2機器學習集群
3.4.1TPU2概述
3.4.2TPU2設(shè)計方案
第4章CUDA原理與開發(fā)示例
4.1CUDA平臺的GPU硬件架構(gòu)
4.1.1CPU內(nèi)核組成
4.1.2GPU內(nèi)核組成
4.1.3GPU組成示例
4.2CUDA原理概述
4.2.1異構(gòu)計算
4.2.2CUDA程序編寫
4.2.3CUDA程序編譯
4.2.4NVPROF
4.3CUDA線程結(jié)構(gòu)
4.3.1CUDA線程索引
4.3.2線程分配
4.4CUDA存儲單元及矩陣乘法
4.4.1GPU的存儲單元
4.4.2GPU存儲單元的分配與釋放
4.4.3矩陣相乘樣例
4.5CUDA錯誤檢測與事件
4.5.1CUDA運行時的錯誤檢測函數(shù)
4.5.2CUDA中的事件
4.6多種CUDA存儲單元
4.7CUDA流技術(shù)
4.7.1CUDA流概念
4.7.2CUDA流詳解
4.8CUDA矩陣乘法算法分析
4.8.1CUDA矩陣乘法概述
4.8.2示例： CUDA中矩陣乘法的優(yōu)化
4.9通用GPU架構(gòu)及基礎(chǔ)知識
4.9.1常用芯片架構(gòu)概述
4.9.2GPU體系結(jié)構(gòu)
4.9.3英偉達CUDA通用并行計算
4.9.4AMD GPU
4.9.5GPU與顯存(VRAM)的關(guān)系
4.9.6GPGPU特定架構(gòu)的匯編
第5章PCIE、存儲控制與總線的技術(shù)分析
5.1PCIE開發(fā)技術(shù)分析
5.1.1PCIE開發(fā)簡介
5.1.2TLP包的組裝
5.1.3PCIE開發(fā)TLP類型
5.1.4PCIE開發(fā)的TLP路由
5.1.5PCIE開發(fā)系統(tǒng)配置和設(shè)備枚舉
5.2PCIE開發(fā)設(shè)備熱插拔
5.2.1PCIE設(shè)備的熱插拔功能
5.2.2熱插拔軟件部分與硬件部分
5.2.3熱插拔的兩種狀態(tài)
5.2.4熱插拔關(guān)閉和打開插槽的具體流程
5.2.5熱插拔移除和插入設(shè)備的具體流程
5.3PCIE寄存器與關(guān)系圖
5.3.1PCIE寄存器
5.3.2PCIE架構(gòu)關(guān)系圖
5.4示例： 芯片存儲器與控制器測試
5.4.1存儲器的分類
5.4.2DDR總線的設(shè)計、調(diào)試和驗證 
5.4.3DDR4信號特性
5.4.4MPHY物理層的主要特點
5.5系統(tǒng)總線技術(shù)與示例 
5.5.1總線的基本概念
5.5.2英特爾體系結(jié)構(gòu)中特指的系統(tǒng)總線
5.5.3系統(tǒng)總線的組成
5.5.4總線設(shè)計要素 
5.5.5總線仲裁分類
5.5.6菊花鏈總線仲裁
5.5.7計數(shù)器定時查詢仲裁
5.5.8三種仲裁方式
5.5.9三種總線通信方式
5.5.10特定總線通信方式
5.6拆分總線事務(wù)
5.6.1拆分總線事務(wù)簡介
5.6.2拆分總線事務(wù)分類
5.7示例： 總線開發(fā)
5.8關(guān)于I/O總線標準
5.8.1I/O總線概述
5.8.2PCI總線標準的信號線與PCI命令
5.8.3I/O總線、I/O控制器與I/O設(shè)備的關(guān)系
5.9PC組成： I/O操作、I/O總線和I/O接口
5.9.1I/O操作
5.9.2I/O總線的各個模塊
5.9.3I/O接口
5.9.4I/O總線、I/O控制器、I/O接口與I/O設(shè)備的關(guān)系
5.9.5系統(tǒng)總線小結(jié)
第6章UBoot開發(fā)分析
6.1UBoot開發(fā)基礎(chǔ)介紹
6.1.1UBoot運行環(huán)境
6.1.2Image鏡像
6.1.3Image使用
6.1.4設(shè)備樹
6.2移植過程
6.2.1存儲映射
6.2.2未為時鐘索引4實現(xiàn)set_rate
6.3UBoot調(diào)試修改
6.3.1開啟調(diào)試選項
6.3.2配置Kconfig
6.3.3Kbuild&&Kconfig
6.4構(gòu)建過程
6.5一些重要的構(gòu)建模塊
6.5.1Kconfig內(nèi)核配置
6.5.2Kbuild編譯過程
6.6啟動階段
6.6.1啟動入口
6.6.2架構(gòu)特定初始化
6.7重定位
6.7.1為什么要重定位
6.7.2重定位到哪里
6.7.3實現(xiàn)技術(shù)
6.7.4通用初始化
6.7.5對比其他架構(gòu)
第7章Linux開發(fā)分析
7.1嵌入式Linux環(huán)境
7.1.1完整的嵌入式Linux環(huán)境模塊
7.1.2Linux構(gòu)建過程
7.1.3CPU體系架構(gòu)
7.1.4(交叉)編譯工具鏈
7.1.5(交叉)編譯工具鏈組成部分
7.1.6構(gòu)建工具
7.2Linux內(nèi)核Yocto、OpenEmbedded、BitBake詳解
7.2.1構(gòu)建過程
7.2.2Yocto項目
7.2.3Poky項目
7.2.4Yocto項目源碼
7.2.5Poky文檔
7.2.6使用方法
7.2.7關(guān)于source命令
7.2.8其他工具
7.2.9OpenEmbedded
7.2.10BitBake
第8章卷積與矩陣相乘編譯部署分析
8.1深度學習中的各種卷積
8.1.1卷積與互相關(guān)
8.1.2深度學習中的卷積
8.1.33D卷積
8.1.41×1卷積
8.1.52D卷積算法
8.1.6轉(zhuǎn)置卷積
8.1.7擴展卷積
8.1.8可分離卷積
8.2LLVM中矩陣的實現(xiàn)分析
8.2.1背景說明
8.2.2功能實現(xiàn)
8.2.3舉例說明
第9章光刻機技術(shù)分析
9.1光刻機基本原理
9.2光刻機核心設(shè)備 
9.2.1光刻機整機
9.2.2光刻機發(fā)展歷程
9.2.3光刻機系統(tǒng)架構(gòu)
9.2.4光刻機三大巨頭市場格局
9.2.5上海微電子產(chǎn)品管線
9.3掩模版光刻過程的核心耗材 
9.3.1掩模版微電子制造的圖形轉(zhuǎn)移母版 
9.3.2光刻技術(shù)是掩模版制造的重要環(huán)節(jié) 
9.3.3光刻機材料與掩模版結(jié)構(gòu)
9.3.4光刻機掩模版廠商市場格局
9.3.5EUV光刻機
9.4光刻是芯片制造最核心環(huán)節(jié)
9.4.1光刻設(shè)備工藝流程 
9.4.2光刻技術(shù)： 從接觸式到接近式
9.4.3光刻技術(shù)： 從接近式到投影式
9.4.4光刻技術(shù)： 干法光刻和浸潤式光刻
9.4.5光刻機的技術(shù)決定集成電路的發(fā)展
9.4.6多重曝光亦可實現(xiàn)更小線寬，但工藝難度大
9.5光刻機是人類科技之巔
9.5.1光刻機結(jié)構(gòu)
9.5.2光刻機分辨率由光源波長、數(shù)值孔徑、光刻工藝因子決定
9.6光源系統(tǒng)： 能量的來源，光刻工藝的首要決定項
9.6.1光源波長與可見光譜
9.6.2EUV光源
9.6.3EUV光源參數(shù)
9.7曝光系統(tǒng)： 照明系統(tǒng) 投影物鏡
9.7.1照明系統(tǒng)： 光源高質(zhì)量加工的關(guān)鍵
9.7.2衍射光與環(huán)形光成像
9.7.3衍射與微反射鏡的光瞳整型技術(shù)
9.8投影物鏡系統(tǒng)： 精準成像，對線寬起重要作用
9.8.1像差與光刻機成像過程
9.8.2從雙腰到單腰、引入非球面鏡片與反射式鏡片
9.8.3工藝精密要求
9.9雙工作臺系統(tǒng)： 精確對準 光刻機產(chǎn)能的關(guān)鍵
9.10芯片制造核心設(shè)備應(yīng)用概述： 光刻機
9.10.1EUV光刻機工作原理分析 
9.10.2EUV光刻機制造工藝難點與優(yōu)勢 
9.10.3前道制程光刻機主流產(chǎn)品分析對比 
9.11部分光刻機配套設(shè)備 
9.11.1光刻膠
9.11.2EUV反射： 原子級平整度
9.12自研光刻機與光刻機技術(shù)分析
9.12.1自研光刻機背景分析
9.12.2自研光刻機技術(shù)分析
第10章芯片制造技術(shù)分析
10.1芯片制造系列全流程： 設(shè)計、制造、封測
10.1.1芯片制造全流程概述
10.1.2芯片設(shè)計
10.1.3芯片制造
10.1.4封裝測試
10.2半導(dǎo)體全景
10.2.1芯片簡介
10.2.2半導(dǎo)體簡介
10.2.3芯片產(chǎn)業(yè)鏈
10.3芯片封測技術(shù)
10.3.12.5D/3D集成技術(shù)
10.3.2晶圓級封裝技術(shù)
10.3.3系統(tǒng)級封裝技術(shù)
10.3.4倒裝封裝技術(shù)
10.3.5焊線封裝技術(shù)
10.3.6MEMS與傳感器
10.4FinFET存儲器的設(shè)計、測試和修復(fù)方法
10.4.1FinFET存儲器介紹
10.4.2STAR存儲器系統(tǒng)
10.4.3生成測試序列
10.4.4使用STAR存儲器系統(tǒng)檢測并修復(fù)故障 
10.4.5維修故障 
10.4.63D SoC/IC
10.4.7STAR層次化系統(tǒng) 
10.4.8小結(jié) 
10.5基于FinFET的設(shè)計： 機遇與挑戰(zhàn)
10.5.1FinFET器件的拓撲結(jié)構(gòu)
10.5.2FinFET： 器件 
10.5.3制造FinFET結(jié)構(gòu)的關(guān)鍵階段
10.5.4FinFET設(shè)計挑戰(zhàn) 
10.5.5TCAD和EDA工具的就緒程度 
10.5.6小結(jié) 
10.6光刻的基本原理
10.6.1光刻過程概述
10.6.2核心的光源系統(tǒng)
10.6.3光刻機與制程流程
10.6.4什么是芯片
參考文獻