微處理器體系結構專利技術研究方法 第三輯：X86指令實現(xiàn)專利技術

目錄前言第1章　算術、浮點和向量類指令實現(xiàn)　11.1　算術運算　11.1.1　多路運算　11.1.2　乘除法運算　51.1.3　復雜運算　91.2　浮點類指令執(zhí)行　131.2.1　浮點指令的安全執(zhí)行　131.2.2　四倍精度浮點加載與存儲　151.2.3　避免浮點控制指令或設置的方法執(zhí)行浮點指令　181.2.4　并行流水線浮點單元執(zhí)行浮點向量處理　241.3　向量操作實現(xiàn)和優(yōu)化　251.3.1　利用主從數(shù)據(jù)通路交錯執(zhí)行向量指令　251.3.2　聚集/分散　27第2章　訪存相關　302.1　加載和存儲指令的實現(xiàn)　302.1.1　高級加載　302.1.2　屏障指令　322.1.3　先進加載　362.1.4　滿足加載操作　432.1.5　監(jiān)聽存儲指令地址　452.1.6　安靜存儲指令　462.1.7　存儲指令轉發(fā)　472.1.8　重命名技術　492.1.9　存儲器消歧　512.1.10　亂序處理器中加載/存儲指令的處理　522.1.11　全局可見存儲緩沖器　562.1.12　加載/存儲數(shù)據(jù)的預取技術　572.1.13　加載/存儲指令的并行化　592.1.14　大端小端與地址對齊的處理　602.1.15　二階段提交　632.2　訪存性能優(yōu)化及其他　652.2.1　存儲地址擴展　652.2.2　加載指令地址生成優(yōu)化硬件邏輯　672.2.3　基于寄存器別名表和內容可尋址存儲器的XCHG指令優(yōu)化　682.2.4　浮點線性地址更新優(yōu)化　692.2.5　讀寫操作與奇偶存儲體優(yōu)化調度　702.2.6　內存重配置　702.2.7　基于序列檢測或與指令相關信息的優(yōu)化訪存性能　712.2.8　棧操作指令執(zhí)行　732.3　高速緩存　742.3.1　高速緩存預取技術　742.3.2　高速緩存污染解決技術　772.3.3　基于LRU算法的替換策略　772.3.4　高速緩存行讀寫性能優(yōu)化　79第3章　跳轉和分支　813.1　條件跳轉指令譯碼　813.2　子程序返回　823.3　動態(tài)分支預測　873.3.1　面向流水線系統(tǒng)的預測　883.3.2　多指令流的推測執(zhí)行　903.3.3　面向多指令集的預測　913.3.4　多線程推測分支指令　923.3.5　循環(huán)預測器　933.3.6　重放指令轉化　943.3.7　預測信息的存儲　953.3.8　啟用多個跳轉執(zhí)行單元　96第4章　流水線　984.1　多周期指令的流水線實現(xiàn)　984.2　超標量流水線　994.3　流水線轉發(fā)技術　1014.4　多線程　1024.4.1　流水線暫?！?024.4.2　共享存儲　1034.4.3　活鎖　104第5章　低功耗　1065.1　時鐘門控　1065.2　基于溫度調整頻率和電壓　1075.3　功耗模式切換　1075.3.1　通過暫停指令進入休眠　1075.3.2　長延遲指令降低瞬時啟動電流　1085.3.3　基于存儲器地址操作的喚醒　109第6章　編譯優(yōu)化　1116.1　分支和循環(huán)優(yōu)化　1116.2　融合乘加操作　1156.3　多核優(yōu)化　1166.3.1　代碼重排　1166.3.2　循環(huán)展開　1166.3.3　動態(tài)部分二進制翻譯的指令集虛擬化　118參考文獻　120