多核處理器設(shè)計(jì)與測試：低功耗及高可靠方法

目錄
FOREWORD
前言
第1章 緒論 1
1.1 多核處理器體系結(jié)構(gòu)簡介 1
1.1.1 多核處理器 1
1.1.2 多核處理器的片上互連網(wǎng)絡(luò) 2
1.1.3 多核處理器的內(nèi)存系統(tǒng) 5
1.2 多核處理器體系結(jié)構(gòu)設(shè)計(jì)的關(guān)鍵問題 8
1.2.1 功耗與熱能問題 8
1.2.2 高可靠設(shè)計(jì)問題 12
1.3 本書章節(jié)組織結(jié)構(gòu) 18
參考文獻(xiàn) 22
第2章 處理器核的低功耗設(shè)計(jì) 26
2.1 功耗管理方法概述 26
2.1.1 功耗管理的硬件支持 27
2.1.2 面向性能優(yōu)化的功耗管理 29
2.1.3 面向熱能安全的功耗管理 31
2.2 多核處理器的熱能功耗容量預(yù)測 33
2.2.1 線程策略對(duì)熱能功耗容量的影響 34
2.2.2 初始溫度對(duì)熱能功耗容量的影響 36
2.3 面向熱能約束和性能優(yōu)化的功耗管理 37
2.3.1 靜態(tài)因子測量 37
2.3.2 熱能功耗管理 38
2.4 實(shí)驗(yàn)環(huán)境搭建及結(jié)果分析 38
2.4.1 避免過熱效應(yīng) 40
2.4.2 安全提高頻率 41
2.5 本章小結(jié) 42
參考文獻(xiàn) 43
第3章 處理器核的高可靠設(shè)計(jì) 47
3.1 高可靠設(shè)計(jì)方法概述 47
3.1.1 影響電壓緊急高可靠設(shè)計(jì)的三個(gè)因素 47
3.1.2 電壓緊急的消除、避免和容忍技術(shù) 52
3.2 基于存儲(chǔ)級(jí)并行指令調(diào)度的電壓緊急消除 56
3.2.1 存取操作數(shù)指令隊(duì)列檢查機(jī)制 58
3.2.2 多線程預(yù)測器 60
3.2.3 指令調(diào)度方法 61
3.2.4 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 62
3.3 基于電壓特性線程調(diào)度的電壓緊急消除 69
3.3.1 電壓特性建模 71
3.3.2 線程調(diào)度方法 74
3.3.3 硬件設(shè)計(jì) 77
3.3.4 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 79
3.4 本章小結(jié) 85
參考文獻(xiàn) 85
第4章 片上互連網(wǎng)絡(luò)的低功耗設(shè)計(jì) 89
4.1 片上網(wǎng)絡(luò)體系結(jié)構(gòu)概述 89
4.2 片上網(wǎng)絡(luò)的功耗管理 91
4.2.1 功耗管理的核心問題 91
4.2.2 動(dòng)態(tài)功耗管理 92
4.2.3 靜態(tài)功耗管理 94
4.3 基于穿梭片上網(wǎng)絡(luò)的節(jié)點(diǎn)級(jí)功耗管理方法 97
4.3.1 片上網(wǎng)絡(luò)數(shù)據(jù)流的時(shí)空異構(gòu)性 97
4.3.2 穿梭片上網(wǎng)絡(luò) 103
4.3.3 節(jié)點(diǎn)級(jí)功耗管理 107
4.3.4 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 109
4.4 本章小結(jié) 114
參考文獻(xiàn) 115
第5章 片上互連網(wǎng)絡(luò)的高可靠設(shè)計(jì) 117
5.1 互連線的串?dāng)_效應(yīng) 117
5.1.1 串?dāng)_問題的提出 117
5.1.2 串?dāng)_效應(yīng)的影響與故障模型 118
5.1.3 針對(duì)總線串?dāng)_效應(yīng)的容錯(cuò)設(shè)計(jì) 120
5.2 片上網(wǎng)絡(luò)的存儲(chǔ)轉(zhuǎn)發(fā)特征 122
5.3 錯(cuò)開信號(hào)跳變?nèi)萑檀當(dāng)_的理論推導(dǎo) 123
5.3.1 時(shí)延故障 123
5.3.2 尖峰故障 127
5.4 跳變時(shí)間調(diào)整的規(guī)則 130
5.4.1 潛在時(shí)延故障 130
5.4.2 潛在尖峰故障 131
5.5 時(shí)序分析與跳變時(shí)間調(diào)整系統(tǒng) 132
5.6 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 135
5.6.1 時(shí)延性能 136
5.6.2 面積開銷 140
5.6.3 功耗開銷 142
5.6.4 總體性能 143
5.7 本章小結(jié) 144
參考文獻(xiàn) 145
第6章 多核處理器內(nèi)存系統(tǒng)的低功耗設(shè)計(jì) 148
6.1 內(nèi)存系統(tǒng)低功耗技術(shù)概述 148
6.1.1 片上緩存與內(nèi)存控制器 149
6.1.2 動(dòng)態(tài)功耗優(yōu)化 150
6.1.3 靜態(tài)功耗優(yōu)化 151
6.2 內(nèi)存系統(tǒng)互連能效優(yōu)化技術(shù) 153
6.2.1 高能效內(nèi)存系統(tǒng)新型互連技術(shù) 153
6.2.2 高能效片上緩存互連技術(shù) 157
6.3 基于硅激光互連的高能效內(nèi)存設(shè)計(jì)方法 159
6.3.1 硅激光互連技術(shù)概述 159
6.3.2 DRAM內(nèi)存訪問機(jī)理與特性分析 163
6.3.3 硅激光互連DRAM架構(gòu)設(shè)計(jì) 165
6.3.4 實(shí)驗(yàn)評(píng)估 173
6.4 本章小結(jié) 179
參考文獻(xiàn) 180
第7章 多核處理器內(nèi)存系統(tǒng)的高可靠設(shè)計(jì) 183
7.1 多核處理器內(nèi)存系統(tǒng)高可靠設(shè)計(jì)技術(shù)概述 183
7.1.1 電路級(jí)的緩存容錯(cuò)技術(shù) 184
7.1.2 體系結(jié)構(gòu)級(jí)緩存容錯(cuò)技術(shù) 185
7.2 多核處理器NUCA節(jié)點(diǎn)故障模型 188
7.2.1 術(shù)語介紹 190
7.2.2 末級(jí)緩存架構(gòu) 190
7.2.3 地址黑洞模型 191
7.3 支持離線節(jié)點(diǎn)隔離的交叉跳躍映射技術(shù) 192
7.4 基于利用率的節(jié)點(diǎn)重映射技術(shù) 194
7.4.1 基于棧距離的利用率度量方法 195
7.4.2 針對(duì)節(jié)點(diǎn)重映射的棧距離分析模型 196
7.4.3 節(jié)點(diǎn)重映射問題形式化以及求解 197
7.5 節(jié)點(diǎn)重映射的實(shí)現(xiàn) 200
7.5.1 棧距離分析與重映射過程 200
7.5.2 可重構(gòu)路由器設(shè)計(jì) 201
7.6 實(shí)驗(yàn)方案與結(jié)果 203
7.6.1 實(shí)驗(yàn)環(huán)境與測試集 203
7.6.2 故障注入機(jī)理 204
7.6.3 實(shí)驗(yàn)結(jié)果 205
7.7 本章小結(jié) 213
參考文獻(xiàn) 214
第8章 三維堆疊多核處理器的低功耗設(shè)計(jì) 216
8.1 三維堆疊多核處理器體系結(jié)構(gòu)概述 216
8.1.1 三維集成技術(shù)與TSV制造 216
8.1.2 三維片上網(wǎng)絡(luò) 217
8.2 高TSV利用率的三維堆疊片上網(wǎng)絡(luò)設(shè)計(jì) 218
8.2.1 TSV共享方法的基本架構(gòu) 218
8.2.2 三維路由器設(shè)計(jì)與實(shí)現(xiàn) 222
8.2.3 TSV共享邏輯對(duì)物理設(shè)計(jì)的影響 224
8.2.4 路由算法設(shè)計(jì) 225
8.2.5 TSV共享的全局配置 225
8.2.6 采用GSA進(jìn)行異構(gòu)共享拓?fù)涞脑O(shè)計(jì)空間探索 226
8.3 實(shí)驗(yàn)評(píng)估 228
8.4 本章小結(jié) 239
參考文獻(xiàn) 240
第9章 三維堆疊多核處理器的高可靠設(shè)計(jì) 242
9.1 三維堆疊處理器的高可靠設(shè)計(jì)概述 242
9.1.1 三維堆疊供電網(wǎng)絡(luò) 242
9.1.2 三維堆疊處理器的電壓緊急分布特性 243
9.2 軟硬件協(xié)同的三維堆疊處理器電壓緊急高可靠設(shè)計(jì) 246
9.2.1 分層隔離的故障避免電路設(shè)計(jì) 246
9.2.2 緊急線程優(yōu)先的線程調(diào)度方法 248
9.3 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 249
9.3.1 電壓緊急減少 250
9.3.2 工作頻率提升 251
9.4 本章小結(jié) 251
參考文獻(xiàn) 252
第10章 多核處理器可測試性設(shè)計(jì) 254
10.1 多核處理器可測試性設(shè)計(jì)概述 255
10.1.1 邏輯電路可測試性設(shè)計(jì)體系結(jié)構(gòu) 255
10.1.2 邏輯電路可測試性設(shè)計(jì)技術(shù) 260
10.2 DPU_m芯片邏輯電路可測試性設(shè)計(jì) 266
10.2.1 芯片模塊級(jí)掃描結(jié)構(gòu)設(shè)計(jì) 267
10.2.2 芯片頂層測試結(jié)構(gòu) 274
10.2.3 片上時(shí)鐘控制 279
10.2.4 芯片測試向量生成流程 282
10.2.5 實(shí)驗(yàn)結(jié)果與分析 286
10.3 DPU_m芯片片上存儲(chǔ)器的內(nèi)建自測試設(shè)計(jì) 287
10.3.1 片上存儲(chǔ)器測試 287
10.3.2 存儲(chǔ)器內(nèi)建自測試的工具 291
10.3.3 存儲(chǔ)器內(nèi)建自測試頂層設(shè)計(jì) 296
10.3.4 實(shí)驗(yàn)結(jié)果與分析 300
10.4 本章小結(jié) 301
參考文獻(xiàn) 302
第11章 基于異構(gòu)多核處理器的數(shù)據(jù)中心TCO優(yōu)化 305
11.1 異構(gòu)多核處理器能效建模方法概述 305
11.1.1 異構(gòu)系統(tǒng)概述 306
11.1.2 能效建模及其重要性 307
11.1.3 資源管理 310
11.2 異構(gòu)多核處理器性能模型 311
11.2.1 協(xié)同橫向擴(kuò)展和垂直擴(kuò)展的性能建模 313
11.2.2 模型實(shí)現(xiàn)與性能優(yōu)化 315
11.2.3 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 317
11.3 異構(gòu)多核處理器能效優(yōu)化策略 322
11.3.1 異構(gòu)多核處理器能效建模 322
11.3.2 異構(gòu)多核處理器能效優(yōu)化 324
11.3.3 實(shí)驗(yàn)環(huán)境搭建與結(jié)果分析 326
11.4 異構(gòu)數(shù)據(jù)中心系統(tǒng)的TCO優(yōu)化 328
11.4.1 數(shù)據(jù)中心系統(tǒng)概述 328
11.4.2 基于解析的數(shù)據(jù)中心更新框架 329
11.4.3 成本效益評(píng)估——功耗與性能 335
11.5 本章小結(jié) 339
參考文獻(xiàn) 341
第12章 總結(jié)與展望 345
12.1 全書內(nèi)容總結(jié) 345
12.2 新興技術(shù)展望 349
12.2.1 “存算一體”計(jì)算架構(gòu) 351
12.2.2 領(lǐng)域定制處理器 352
參考文獻(xiàn) 353
索引 356