FPGA原理與應(yīng)用

前言
第1章可編程邏輯設(shè)計概述
1.1可編程邏輯設(shè)計簡介
1.1.1可編程邏輯器件發(fā)展史
1.1.2可編程邏輯器件特性
1.1.3可編程邏輯器件應(yīng)用領(lǐng)域
1.1.4可編程邏輯器件產(chǎn)品分類
1.2設(shè)計開發(fā)流程
1.3常用開發(fā)環(huán)境和EDA工具
1.3.1Xilinx系列開發(fā)環(huán)境和工具
1.3.2Altera系列開發(fā)環(huán)境和工具
第2章CPLD/FPGA結(jié)構(gòu)原理
2.1CPLD的原理與基本結(jié)構(gòu)
2.1.1邏輯塊
2.1.2全局可編程布線區(qū)
2.1.3I/O塊
2.2FPGA的原理與基本結(jié)構(gòu)
2.2.1FPGA的特點與分類
2.2.2基于查找表的FPGA的基本原理
2.2.3FPGA的基本結(jié)構(gòu)
2.3CPLD與FPGA的比較
2.4Altera FPGA器件系列
2.4.1Altera性能器件
2.4.2Altera低成本器件
第3章Quartus Ⅱ 開發(fā)環(huán)境
3.1軟件介紹
3.1.1軟件安裝
3.1.2用戶界面
3.1.3軟件的工具與功能
3.2設(shè)計流程
3.2.1電路設(shè)計
3.2.2綜合
3.2.3布局布線
3.2.4仿真
3.2.5配置與下載
3.3可支持擴展的EDA工具
3.4DDS信號發(fā)生器電路設(shè)計
第4章ModelSim仿真軟件
4.1軟件介紹
4.1.1軟件安裝
4.1.2用戶界面
4.1.3ModelSim仿真方式
4.2仿真設(shè)計
4.2.1基本仿真步驟
4.2.2功能仿真
4.2.3時序仿真
4.3高級操作與應(yīng)用
第5章Verilog HDL概述與基本語法
5.1Verilog HDL概述
5.1.1什么是 Verilog HDL
5.1.2Verilog HDL的產(chǎn)生和發(fā)展
5.1.3不同層次的Verilog HDL抽象
5.1.4Verilog HDL的特點
5.2數(shù)據(jù)類型及運算符
5.2.1常量
5.2.2變量
5.2.3運算符
5.3模塊結(jié)構(gòu)及描述類型
5.3.1模塊結(jié)構(gòu)
5.3.2過程語句
5.3.3塊語句
5.3.4賦值語句
5.4邏輯控制語句
5.4.1條件語句（if_else語句）
5.4.2case語句
5.4.3循環(huán)語句
5.5系統(tǒng)任務(wù)與函數(shù)語句
5.5.1系統(tǒng)任務(wù)
5.5.2函數(shù)
5.5.3常用的系統(tǒng)任務(wù)和函數(shù)
5.6Verilog HDL設(shè)計實例
5.6.1語法總結(jié)
5.6.2設(shè)計實例
第6章IP核及其應(yīng)用
6.1IP概念及特點
6.2鎖相環(huán)
6.2.1鎖相環(huán)概述
6.2.2項目要求
6.2.3實現(xiàn)過程
6.2.4代碼實現(xiàn)
6.2.5仿真結(jié)果
6.3ROM
6.3.1項目要求
6.3.2實現(xiàn)過程
6.3.3代碼實現(xiàn)
6.3.4仿真結(jié)果
6.4RAM
6.4.1項目要求
6.4.2實現(xiàn)過程
6.4.3代碼實現(xiàn)
6.4.4仿真結(jié)果
第7章設(shè)計與實驗
7.1多路選擇器
7.1.1基本原理
7.1.2設(shè)計要求
7.1.3模塊代碼
7.1.4仿真測試
7.1.5結(jié)果分析
7.2分頻
7.2.1基本原理
7.2.2設(shè)計要求
7.2.3模塊代碼
7.2.4仿真測試
7.2.5結(jié)果分析
7.3BCD與二進制的轉(zhuǎn)換
7.3.1基本原理
7.3.2設(shè)計要求
7.3.3模塊代碼
7.3.4仿真測試
7.3.5結(jié)果分析
7.4數(shù)碼管顯示
7.4.1基本原理
7.4.2設(shè)計要求
7.4.3模塊代碼
7.4.4仿真測試
7.4.5結(jié)果分析
7.5VGA顯示驅(qū)動
7.5.1VGA
7.5.2VGA顯示原理
7.5.3設(shè)計要求
7.5.4模塊代碼
7.5.5仿真測試
7.5.6結(jié)果分析
7.6循環(huán)LDPC編譯碼
7.6.1基本原理
7.6.2設(shè)計要求
7.6.3模塊代碼
7.6.4仿真測試
7.6.5結(jié)果分析