Xilinx FPGA設(shè)計權(quán)威指南：Vivado集成設(shè)計環(huán)境

定　價：￥69.00

作　者：	何賓著
出版社：	清華大學(xué)出版社
叢編項(xiàng)：	EDA工程技術(shù)叢書
標(biāo)　簽：	計算機(jī)與互聯(lián)網(wǎng) 專用軟件

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ISBN：	9787302366881	出版時間：	2014-07-01	包裝：	平裝
開本：	16開	頁數(shù)：	357	字?jǐn)?shù)：

內(nèi)容簡介

　　《EDA工程技術(shù)叢書·XilinxFPGA設(shè)計權(quán)威指南：Vivado集成設(shè)計環(huán)境》全面系統(tǒng)地介紹了Xilinx新一代集成開發(fā)環(huán)境Vivado的設(shè)計方法、設(shè)計流程和具體實(shí)現(xiàn)。全書共分8章，內(nèi)容包括：Vivado設(shè)計導(dǎo)論、Vivado工程模式和非工程模式設(shè)計流程、Vivado調(diào)試流程、基于IP的嵌入式系統(tǒng)設(shè)計流程、VivadoHLS設(shè)計流程、SystemGenerator設(shè)計流程、Vivado部分可重配置設(shè)計流程和Vivado高級設(shè)計技術(shù)。《EDA工程技術(shù)叢書·XilinxFPGA設(shè)計權(quán)威指南：Vivado集成設(shè)計環(huán)境》參考了Xilinx公司提供的Vivado最新設(shè)計資料，理論與應(yīng)用并重，將Xilinx公司最新的設(shè)計方法貫穿在具體的設(shè)計實(shí)現(xiàn)中?！禘DA工程技術(shù)叢書·XilinxFPGA設(shè)計權(quán)威指南：Vivado集成設(shè)計環(huán)境》可作為使用XilinxVivado集成開發(fā)環(huán)境進(jìn)行FPGA設(shè)計的工程技術(shù)人員的參考用書，也可作為電子信息類專業(yè)高年級本科生和研究生的教學(xué)用書，同時也可作為Xilinx公司的培訓(xùn)教材。

作者簡介

　　何賓，長期從事數(shù)字系統(tǒng)EDA方面教學(xué)與科研工作，在EDA教學(xué)與科研方面積累了豐富的經(jīng)驗(yàn)。同時，與Xilinx、Cypress、Altium、MathWorks等知名企業(yè)建立了良好的合作關(guān)系，極力推動最新EDA設(shè)計技術(shù)在國內(nèi)高校和業(yè)界的普及。目前，已出版《EDA原理及Verilog實(shí)現(xiàn)》、《EDA原理及VHDL實(shí)現(xiàn)》、《XilinxFPGA設(shè)計權(quán)威指南》、《XilinxAllProgrammable2ynq-7000SoC設(shè)計指南》、《AltiumDesigner13.0電路設(shè)計、仿真與驗(yàn)證權(quán)威指南》等20余部廣受好評的EDA技術(shù)圖書。

圖書目錄

第1章 Vivado設(shè)計導(dǎo)論
1.1 Vivado系統(tǒng)級設(shè)計流程
1.2 Vivado功能和特性
1.3 Vivado使用模式
1.3.1 Vivado工程模式和非工程模式不同點(diǎn)比較
1.3.2 工程模式和非工程模式命令的不同
1.4 最新的UltraScale結(jié)構(gòu)
1.4.1 可配置邏輯塊
1.4.2 時鐘資源和時鐘管理單元
1.4.3 塊存儲器資源
1.4.4 專用的DSP模塊
1.4.5 輸入／輸出塊
1.4.6 高速串行收發(fā)器
1.4.7 PCI-E模塊
1.4.8 Interlaken集成塊
1.4.9 Ethernet模塊
1.4.1 0系統(tǒng)監(jiān)控器模塊
1.4.1 1配置模塊
1.4.1 2互連資源
第2章 Vivado工程模式和非工程模式設(shè)計流程
2.1 工程模式設(shè)計流程
2.1.1 啟動Vivado集成開發(fā)環(huán)境
2.1.2 建立新的設(shè)計工程
2.1.3 Vivado設(shè)計主界面及功能
2.1.4 創(chuàng)建并添加一個新的設(shè)計文件
2.1.5 RTL描述和分析
2.1.6 設(shè)計綜合和分析
2.1.7 設(shè)計行為級仿真
2.1.8 添加約束條件
2.1.9 XDC約束語法規(guī)則
2.1.1 0設(shè)計實(shí)現(xiàn)和分析
2.1.1 1設(shè)計時序仿真
2.1.1 2生成編程文件
2.1.1 3下載比特流文件到FPGA
2.2 非工程模式設(shè)計流程
2.2.1 修改路徑
2.2.2 設(shè)置輸出路徑
2.2.3 設(shè)置設(shè)計源文件和約束
2.2.4 運(yùn)行綜合
2.2.5 運(yùn)行布局
2.2.6 運(yùn)行布線
2.2.7 生成比特流文件
第3章 Vivado調(diào)試流程
3.1 設(shè)計調(diào)試原理和方法
3.2 創(chuàng)建新的FIFO調(diào)試工程
3.3 添加FIFOIP到設(shè)計中
3.4 添加頂層設(shè)計文件
3.5 例化FIFO
3.6 添加約束文件
3.7 網(wǎng)表插入調(diào)試探測流程方法及實(shí)現(xiàn)
3.7.1 網(wǎng)表插入調(diào)試探測流程的方法
3.7.2 網(wǎng)表插入調(diào)試探測流程的實(shí)現(xiàn)
3.8 使用添加HDL屬性調(diào)試探測流程
3.9 使用HDL例化調(diào)試核調(diào)試探測流程
第4章基于IP的嵌入式系統(tǒng)設(shè)計流程
4.1 簡單硬件系統(tǒng)設(shè)計
4.1.1 創(chuàng)建新的工程
4.1.2 使用IP集成器創(chuàng)建處理器系統(tǒng)
4.1.3 生成頂層HDL和導(dǎo)出設(shè)計到SDK
4.1.4 創(chuàng)建存儲器測試程序
4.1.5 驗(yàn)證設(shè)計
4.2 在PL內(nèi)添加外設(shè)
4.2.1 打開工程
4.2.2 添加兩個GPIO實(shí)例
4.2.3 連接外部GPIO外設(shè)
4.2.4 生成比特流和導(dǎo)出到SDK
……
第5章 Vivado HLS設(shè)計流程
第6章 System Generator設(shè)計流程
第7章 Vivado部分可重配置設(shè)計流程
第8章 Vivado高級設(shè)計技術(shù)
附錄 XDC中有效的命令