123,123,123

內(nèi)容簡(jiǎn)介

　　在電子線路設(shè)計(jì)領(lǐng)域中，設(shè)計(jì)自動(dòng)化工具已經(jīng)逐步為設(shè)計(jì)者所接受，它必將取代人工設(shè)計(jì)方法，成為主要的設(shè)計(jì)手段。目前，VHDL已成為許多設(shè)計(jì)自動(dòng)化工具普遍采用的標(biāo)準(zhǔn)化硬件描述語言。掌握VHDL語言，用VHDL語言設(shè)計(jì)電子線路，是電子線路設(shè)計(jì)者必須掌握的基本技能。VHDL語言功能強(qiáng)，覆蓋面大，靈活性高，便對(duì)于初學(xué)者來說，用VHDL語言描述電路有很大難度。為解決這個(gè)問題，本書除了介紹VHDL基本語法和基本概念之外，還從實(shí)際需要出發(fā)，著重介紹了各種不同電路結(jié)構(gòu)的描述方法，介紹了目前廣泛流行的幾種實(shí)用綜合工具的不同要求，有利于讀者很快學(xué)會(huì)使用VHDL描述實(shí)際電路，具有很好的實(shí)用性。本書可作為高等學(xué)校計(jì)算機(jī)和電子工程專業(yè)的教材，也可供有關(guān)工程技術(shù)人員學(xué)習(xí)和參考。

作者簡(jiǎn)介

暫缺《用VHDL 設(shè)計(jì)電子線路》作者簡(jiǎn)介

圖書目錄

序言
譯者序
1  概  述
1. 1  為什么要用VHDL
1. 2  開發(fā)流程
1. 3  歷史
1. 4  綜合
習(xí)題
2  VHDL簡(jiǎn)介
2. 1  VHDL語言的抽象
2. 1. 1  模擬
2. 1. 2  描述電子線路的其他語言
2. 2  設(shè)計(jì)層次--降低復(fù)雜性
2. 3  VHDL元件
2. 3. 1  實(shí)體
2. 3. 2  結(jié)構(gòu)體
習(xí)題
參考文獻(xiàn)
3  并行VHDL
3. 1  信號(hào)賦值
3. 2  傳輸延遲與慣性延遲
3. 3  并行性
3. 4  8時(shí)間
3. 5  when語句
3. 6  with語句
3. 7  多路器行為模型實(shí)例
3. 8  類屬
3. 9  斷言語句--VHDL中的出錯(cuò)處理
3. 10  行為與數(shù)據(jù)流
3. 11  對(duì)象. 類和類型
3. 11. 1  數(shù)據(jù)類型
3. 11. 2  可綜合的數(shù)據(jù)類型
3. 12  向量賦值
3. 12. 1  位串文字
3. 12. 2  數(shù)組的片
3. 12. 3  連接運(yùn)算
3. 12. 4  聚合
3. 12. 5  類型限定
3. 13  高級(jí)數(shù)據(jù)類型
3. 13. 1  子類型
3. 13. 2  多維數(shù)組
3. 13. 3  記錄
3. 14  別名
3. 15  關(guān)系運(yùn)算符
3. 16  算術(shù)運(yùn)算符
3. 17  初值
習(xí)題
4  順序VHDL
4. 1  并行的和順序的數(shù)據(jù)處理
4. 2  信號(hào)與變量的賦值語句
4. 3  進(jìn)程語句
4. 3. 1  組合進(jìn)程
4. 3. 2  時(shí)鐘進(jìn)程
4. 4  if語句
4. 5  case語句
4. 6  多次賦值
4. 7  null語句
4. 8  wait語句
4. 9  loop語句
4. 9. 1  forloop
4. 9. 2  while loop
4. 10  延緩進(jìn)程
4. 11  預(yù)定義信號(hào)屬性
4. 12  時(shí)鐘進(jìn)程中不同的時(shí)鐘描述方法
4. 13  異步復(fù)位和同步復(fù)位
4. 13. 1  異步復(fù)位
4. 13. 2  同步復(fù)位
4. 14  鎖存器
習(xí)題
5  設(shè)計(jì)庫. 程序包與子程序
5. 1  設(shè)計(jì)庫
5. 2  程序包
5. 3  子程序
5. 3. 1  過程
5. 3. 2  函數(shù)
5. 3. 3  決斷函數(shù)
5. 4  重載
5. 5  類型轉(zhuǎn)換
5. 6  移位操作
習(xí)題
6  結(jié)構(gòu)VHDL
6. 1  元件說明
6. 2  元件指定
6. 3  端口匹配命令
6. 3. 1  無連接輸出
6. 3. 2  無連接輸入
6. 4  類屬匹配命令
6. 5  生成語句
6. 6  配置
6. 7  直接例化(VHDL-93)
6. 8  程序包中的元件
習(xí)題
7  RAM與ROM
7. 1  ROM
7. 1. 1  使用數(shù)組常量
7. 1. 2  例化一個(gè)指定工藝的ROM
7. 1. 3  總結(jié)
7. 2  RAM
7. 2. 1  使用寄存器
7. 2. 2  例化RAM
習(xí)題
8  測(cè)試墓準(zhǔn)
8. 1  不同級(jí)別的測(cè)試基準(zhǔn)
8. 2  上拉或下拉
8. 3  幾個(gè)元件用同一個(gè)測(cè)試基準(zhǔn)
8. 4  波形發(fā)生器
8. 5  TextIO
習(xí)題
9　有限狀態(tài)機(jī)
9. 1  Moore型狀態(tài)機(jī)
9. 2  Mealy型狀態(tài)機(jī)
9. 3  Mealy型和Moore型狀態(tài)機(jī)的變種
9. 4  直接把狀態(tài)作為輸出信號(hào)的狀態(tài)機(jī)
9. 5  用時(shí)鐘同步輸出信號(hào)的Moore型狀態(tài)機(jī)
9. 6  用時(shí)鐘同步輸出信號(hào)的Mealy型狀態(tài)機(jī)
9. 7  狀態(tài)編碼
9. 8  剩余狀態(tài)
9. 9  如何寫出最合適的VHDL狀態(tài)機(jī)描述
9. 10  異步狀態(tài)機(jī)
習(xí)題
10  寄存器傳輸級(jí)綜合
10. 1  優(yōu)化和映射
10. 2  約束條件
10. 2. 1  定義時(shí)鐘輸入信號(hào)
lo. 2. 2  定義輸入和輸出延遲
10. 2. 3  假通路
10. 2. 4  面積約束
10. 2. 5  設(shè)計(jì)約束
10. 3  最好情況的優(yōu)化
10. 4  綜合工具達(dá)不到優(yōu)化目標(biāo)時(shí)應(yīng)采取的措施
10. 5  小結(jié)
11  設(shè)計(jì)方法學(xué)
11. 1  自頂向下的設(shè)計(jì)流程
11. 2  驗(yàn)證
11. 2. 1  各種級(jí)別模擬的小結(jié)
11. 2. 2  模擬速度
11. 2. 3  形式驗(yàn)證
11. 2. 4  驗(yàn)證方法推薦
11. 3  寫出可綜合的寄存器傳輸級(jí)VHDL代碼
11. 4  FPGA
12  測(cè)試方法學(xué)
12. 1  掃描設(shè)計(jì)方法學(xué)
12. 1. 1  多路掃描
12. 1. 2  時(shí)鐘掃描
12. 1. 3  電平敏感掃描設(shè)計(jì)
12. 2  全掃描和部分掃描
12. 3  ATPG設(shè)計(jì)規(guī)則
12. 3. 1  寫出可測(cè)電路的VHDL代碼
12. 4  邊界掃描
12. 5  附加測(cè)試向量
13  樣機(jī)的快速研制
13. 1  簡(jiǎn)介
13. 2  實(shí)時(shí)核心電路簡(jiǎn)介
13. 3  開發(fā)系統(tǒng)
13. 4  開發(fā)步驟
13. 5  進(jìn)一步閱讀
14  VHDL設(shè)計(jì)中的常見錯(cuò)誤及其避免方法
14. 1  信號(hào)和變量
14. 2  邏輯綜合和敏感信號(hào)表
14. 3  buffer模式和內(nèi)部虛擬信號(hào)
14. 4  保留字downto和to的用法
14. 5  不完全定義的組合進(jìn)程
15  設(shè)計(jì)舉例和設(shè)計(jì)技巧
15. 1  加法器
15. 1. 1  帶進(jìn)位輸入的1位加法器
15. 1. 2  帶進(jìn)位輸入的8位加法器
15. 1. 3  帶進(jìn)位的通用加法器
15. 1. 4  長(zhǎng)度為4的向量加法／減法器
15. 2  向量乘法器
15. 3  資源共享
15. 3. 1  能夠共享一個(gè)加法器的例子
15. 3. 2  不能共享同一個(gè)加法器的例子
15. 4  比較器
15. 5  多路選擇器和譯碼器
15. 5. 1  2選1多路選擇器
15. 5. 2  8選1多路選擇器
15. 5. 3  3到8譯碼器
15. 6  寄存器
15. 6. 1  帶異步復(fù)位的觸發(fā)器
15. 6. 2  帶同步復(fù)位的觸發(fā)器
15. 6. 3  帶異步復(fù)位和置位的觸發(fā)器
15. 6. 4  帶使能和異步復(fù)位的8位寄存器
15. 7  邊沿控制的脈沖發(fā)生器
15. 8  計(jì)數(shù)器
15. 8. 1  帶使能和進(jìn)位輸出的3位計(jì)數(shù)器
15. 8. 2  增1／減1計(jì)數(shù)器(3位)
15. 8. 3  并行加載的通用(帶有類屬參數(shù))增1／減1計(jì)數(shù)器
15. 9  移位寄存器
15. 9. 1  串行輸入數(shù)據(jù)／并行輸出數(shù)據(jù)的移位寄存器（4位）
15. 9. 2  并行加載／串行輸出的移位寄存器(4位)
15. 10  濾波器
15. 10. 1  多數(shù)決定的數(shù)字濾波器(4輸入)
15. 10. 2  數(shù)字加法濾波器(4輸入)
15. 11  分頻器
16  開發(fā)工具
16. 1  Synopsys
16. 1. 1  VHDL編譯器和設(shè)計(jì)分析器
16. 1. 2  設(shè)計(jì)元件庫
16. 1. 3  設(shè)計(jì)編譯器
16. 1. 4  ATPG工具
16. 1. 5  FPGA編譯器
16. 1. 6  VHDL模擬器
17  行為綜合
17. 1  簡(jiǎn)介
17. 1. 1  術(shù)語簡(jiǎn)介
17. 2  握手信號(hào)
17. 2. 1  單向握手信號(hào)
17. 2. 2  雙向握手信號(hào)
17. 3  行為綜合/RTL綜合的實(shí)例-FIR濾波器
18  實(shí)驗(yàn)指示書
18. 1  使用ViewLogic工具作實(shí)驗(yàn)
18. 2  使用ViewLogic綜合工具和Mentor Graphics的VHDL模擬器作實(shí)驗(yàn)
18. 3  Synopsys用戶的Script文件
18. 4  實(shí)驗(yàn)作業(yè)
19  解  答
19. 1  部分習(xí)題的解答
第1章
第2章
第3章
第4章
第5章
第6章
第7章
第8章
第9章
19. 2  針對(duì)Synopsys和Autologic 2的實(shí)驗(yàn)解答
實(shí)驗(yàn)1
實(shí)驗(yàn)2
實(shí)驗(yàn)2　附加練習(xí)
實(shí)驗(yàn)3
實(shí)驗(yàn)3　附加練習(xí)
實(shí)驗(yàn)4
實(shí)驗(yàn)4　附加練習(xí)
實(shí)驗(yàn)5
實(shí)驗(yàn)6
實(shí)驗(yàn)6　附加練習(xí)
實(shí)驗(yàn)7
實(shí)驗(yàn)8
19. 3  針對(duì)VIEWLOGIC的實(shí)驗(yàn)解答
實(shí)驗(yàn)1
實(shí)驗(yàn)2
實(shí)驗(yàn)2　附加練習(xí)
實(shí)驗(yàn)3
實(shí)驗(yàn)3　附加練習(xí)
實(shí)驗(yàn)4
實(shí)驗(yàn)4　附加練習(xí)
實(shí)驗(yàn)5
實(shí)驗(yàn)6
實(shí)驗(yàn)6　附加練習(xí)
實(shí)驗(yàn)7
實(shí)驗(yàn)8
附錄A  VHDL語法
A. 1  庫單元
A. 1. 1  實(shí)體說明
A. 1. 2  結(jié)構(gòu)體
A. 1. 3  程序包說明
A. 1. 4  程序包體
A. 1. 5  配置說明
A. 2  說明
A. 2. 1  別名說明
A. 2. 2  屬性說明
A. 2. 3  元件說明
A. 2. 4  常量說明
A. 2. 5  文件說明
A. 2. 6  信號(hào)說明
A. 2. 7  子程序說明
A. 2. 8  子程序體
A. 2. 9  子類型說明
A. 2. 10  類型說明
A. 2. 11  變量說明
A. 3  順序語句
A. 3. 1  assert語句
A. 3. 2  case語句
A. 3. 3  exit語句
A. 3. 4  if語句
A. 3. 5  loop語句
A. 3. 6  next語句
A. 3. 7  null語句
A. 3. 8  return語句
A. 3. 9  信號(hào)賦值語句
A. 3. 10  變量賦值語句
A. 3. 11  wait語句
A. 4  并行語句
A. 4. 1  assert語句
A. 4. 2  block語句
A. 4. 3  元件例化語句
A. 4. 4  generate語句
A. 4. 5  process語句
A. 4. 6  信號(hào)賦值語句
A. 4. 7  with select語句
A. 4. 8  when else語句
附錄B  VHDL程序包
B. 1  標(biāo)準(zhǔn)程序包
B. 2  IEEE程序包
B. 2. 1  std_logic_1164
B. 2. 2  std_logic_unsigned
B. 2. 3  std_logic_signed
附錄C  VHDL-87關(guān)鍵字
附錄D  VHDL-93增加的關(guān)鍵字
英漢詞匯對(duì)照表

作　者：	Stefan Sjoholm&Lennart Lindh；邊計(jì)年譯
出版社：	Prentice Hall/Pearson
叢編項(xiàng)：	VHDL 與集成電路設(shè)計(jì)叢書
標(biāo)　簽：	VHDL

ISBN：	9787302039327	出版時(shí)間：	2001-04-01	包裝：
開本：	787*1092 1/16	頁數(shù)：	408	字?jǐn)?shù)：

Mastercam V10塑料注射模具制造…

用VHDL 設(shè)計(jì)電子線路

內(nèi)容簡(jiǎn)介

作者簡(jiǎn)介

圖書目錄

本目錄推薦

社會(huì)統(tǒng)計(jì)分析與數(shù)據(jù)處理技術(shù)：S…

Cinema4D工業(yè)產(chǎn)品渲染技術(shù)完全手…

產(chǎn)品設(shè)計(jì)表現(xiàn)·Alias

精通Verilog HDL語言編程

TWT 7.0 天正給排水設(shè)計(jì)軟件使用…

系統(tǒng)建模與仿真

中文版Visio2003大師課堂全記錄…

模具數(shù)控加工-PowerMILL 6.0中文…

Verilog HDL硬件描述語言