現(xiàn)代電子設(shè)計(jì)方法教程

第1章 概論
1.1 概論
1.2 電子設(shè)計(jì)方法的發(fā)展歷程
1.3 EDA工程概念
1.3.1 EDA工程的實(shí)現(xiàn)載體
1.3.2 EDA工程的設(shè)計(jì)語(yǔ)言
1.4 EDA工程的基本特征
1.5 集成電路設(shè)計(jì)方法
1.5.1 全定制設(shè)計(jì)方法
1.5.2 符號(hào)法版圖設(shè)計(jì)
1.5.3 半定制設(shè)計(jì)方法
1.5.4 可編程器件設(shè)計(jì)方法
1.5.5 不同集成電路設(shè)計(jì)方法的比較
1.6 EDA工程的范疇
1.6.1 EDA工程的硬件產(chǎn)品設(shè)計(jì)方法
1.6.2 EDA工程的軟件工具設(shè)計(jì)方法
1.6.3 EDA工程的應(yīng)用范疇
1.7 EDA工程的設(shè)計(jì)流程
1.8 EDA工程和微電子技術(shù)
1.8.1 EDA工程學(xué)科與微電子技術(shù)的關(guān)系
1.8.2 計(jì)算機(jī)學(xué)科與微電子結(jié)合誕生新的技術(shù)
本章習(xí)題
第2章 EDA工程理論基礎(chǔ)
2.1 現(xiàn)代電子設(shè)計(jì)概念
2.2 系統(tǒng)建模
2.2.1 數(shù)字電子系統(tǒng)模型
2.2.2 模擬器件的建模
2.2.3 優(yōu)化設(shè)計(jì)
2.3 高層次綜合
2.3.1 高層次綜合概述
2.3.2 高層次綜合的范疇
2.4 故障測(cè)試
2.4.1 概述
2.4.2 故障模型
2.4.3 故障仿真
2.4.4 信號(hào)完整性仿真
2.5 功能仿真
2.5.1 仿真的概念
2.5.2 仿真的層次
2.5.3 仿真系統(tǒng)的組成
2.6 形式驗(yàn)證
2.6.1 形式驗(yàn)證基本方法
2.6.2 形式驗(yàn)證的HDL方法
2.6.3 在深亞微米設(shè)計(jì)中進(jìn)行形式驗(yàn)證
2.6.4 硬/軟件并行設(shè)計(jì)與SOC驗(yàn)證
本章習(xí)題
第3章 現(xiàn)代電子設(shè)計(jì)方法
3.1 IC設(shè)計(jì)描述法
3.1.1 集成電路設(shè)計(jì)的描述方法
3.1.2 行為描述法
3.2 IP復(fù)用方法
3.2.1 問(wèn)題的提出
3.2.2 軟IP核與硬IP核
3.2.3 設(shè)計(jì)復(fù)用方法
3.2.4 基于IP模塊的設(shè)計(jì)技術(shù)
3.2.5 硬件參數(shù)提取，提高IP利用率
3.3 ASIC設(shè)計(jì)法
3.3.1 ASIC設(shè)計(jì)概述
3.3.2 用可編程邏輯器件設(shè)計(jì)ASIC的方法
3.3.3 用門(mén)陣列設(shè)計(jì)ASIC的方法（半定制法）
3.3.4 用標(biāo)準(zhǔn)單元設(shè)計(jì)ASIC（半定制法）
3.4 超大規(guī)模集成電路（VLSI）設(shè)計(jì)方法
3.5 以集成平臺(tái)為基礎(chǔ)的設(shè)計(jì)方法
3.5.1 集成平臺(tái)的概念
3.5.2 集成平臺(tái)的結(jié)構(gòu)
3.5.3 集成平臺(tái)的發(fā)展
3.6 集成系統(tǒng)設(shè)計(jì)方法
3.6.1 片上系統(tǒng)概念
3.6.2 片上系統(tǒng)的一般設(shè)計(jì)方法
3.6.3 片上系統(tǒng)的分層設(shè)計(jì)方法
3.6.4 可編程系統(tǒng)芯片的設(shè)計(jì)
3.6.5 片上系統(tǒng)的測(cè)試方法
3.6.6 片上系統(tǒng)的設(shè)計(jì)實(shí)例
3.6.7 片上系統(tǒng)設(shè)計(jì)的關(guān)鍵問(wèn)題
3.6.8 系統(tǒng)芯片設(shè)計(jì)技術(shù)展望
3.7 EDA工程集成設(shè)計(jì)環(huán)境
3.7.1 EDA工程的框架結(jié)構(gòu)
3.7.2 集成設(shè)計(jì)環(huán)境的概念
3.7.3 趨向集成化的EDA工具平臺(tái)
3.8 虛擬器件協(xié)同設(shè)計(jì)環(huán)境
3.8.1 VCC的功能
3.8.2 設(shè)計(jì)流程
3.8.3 行為級(jí)建模
3.8.4 結(jié)構(gòu)級(jí)建模
3.8.5 結(jié)構(gòu)映射
3.8.6 系統(tǒng)級(jí)設(shè)計(jì)的實(shí)現(xiàn)
3.9 軟／硬件協(xié)同設(shè)計(jì)方法
3.9.1 軟／硬件協(xié)同設(shè)計(jì)語(yǔ)言
3.9.2 軟／硬件劃分的問(wèn)題
3.9.3 軟／硬件協(xié)同設(shè)計(jì)工具
3.10 EDA工程的分層設(shè)計(jì)方法
3.11網(wǎng)上設(shè)計(jì)方法
3.11.1 網(wǎng)上設(shè)計(jì)環(huán)境
3.11.2 遠(yuǎn)程IC設(shè)計(jì)環(huán)境
本章習(xí)題
第4章 VHDL語(yǔ)言
4.1 概述
4.1.1 標(biāo)識(shí)符
4.1.2 對(duì)象
4.1.3 數(shù)據(jù)類(lèi)型
4.1.4 運(yùn)算符
4.2 VHDL程序基本結(jié)構(gòu)
4.2.1 實(shí)體的組織和設(shè)計(jì)方法
4.2.2 結(jié)構(gòu)體
4.2.3 結(jié)構(gòu)體的三種描述方法
4.2.4 結(jié)構(gòu)體的三種子結(jié)構(gòu)設(shè)計(jì)方法
4.3 VHDL程序設(shè)計(jì)
4.3.1 并行語(yǔ)句
4.3.2 順序語(yǔ)句
4.4 層次化設(shè)計(jì)方法
4.4.1 庫(kù)
4.4.2 程序包
4.4.3 子程序
4.4.4 文件輸入／輸出程序包TEXTIO
4.5 元件例化
4.5.1 構(gòu)造元件
4.5.2 構(gòu)造程序包
4.5.3 構(gòu)造元件庫(kù)
4.5.4 元件的調(diào)用
4.6 組合電路設(shè)計(jì)
4.6.1 編碼器、譯碼器及選擇器電路
4.6.2 運(yùn)算器的設(shè)計(jì)
4.7 時(shí)序電路設(shè)計(jì)
4.7.1 時(shí)鐘邊沿的描述
4.7.2 時(shí)序電路中復(fù)位信號(hào)Reset的VHDL描述方法
4.8 VHDL設(shè)計(jì)綜合
4.8.1 邏輯綜合概述
4.8.2 設(shè)計(jì)實(shí)現(xiàn)
4.8.3 面向CPLD器件的實(shí)現(xiàn)
本章習(xí)題
第5章 可編程器件
5.1 可編程器件概述
5.2 可編程技術(shù)方法
5.2.1 編程技術(shù)
5.2.2 發(fā)展趨勢(shì)
5.3 可編程器件的分類(lèi)
5.4 復(fù)雜的可編程器件
5.5 現(xiàn)場(chǎng)可編程邏輯門(mén)陣列
5.5.1 FPGA和CPLD器件的差異
5.5.2 設(shè)計(jì)應(yīng)用
5.6 可配置計(jì)算邏輯陣列
5.7 可編程專(zhuān)用集成電路
5.7.1 ASIC和可編程ASIC的概念
5.7.2 用FPGA設(shè)計(jì)ASIC的方法
5.7.3 設(shè)計(jì)問(wèn)題和存在的局限
5.7.4 IP模塊方法的原理
5.7.5 模塊與系統(tǒng)
5.7.6 目標(biāo)結(jié)構(gòu)
5.7.7 對(duì)工具的要求
5.8 流行的可編程器件一覽
5.9 模擬可編程器件
5.9.1 在系統(tǒng)可編程模擬電路的結(jié)構(gòu)
5.9.2 PAC的接口電路
5.10 混合可編程器件
5.11 可編程器件技術(shù)展望
本章習(xí)題
第6章 EDA工程綜合方法
6.1 綜合的概念
6.2 邏輯綜合
6.2.1 單輸出函數(shù)的綜合
6.2.2 多輸出函數(shù)的綜合
6.3 時(shí)序電路邏輯綜合
6.3.1 時(shí)序狀態(tài)機(jī)的模型
6.3.2 時(shí)序電路的綜合
6.3.3 時(shí)序電路狀態(tài)機(jī)的最小化
6.3.4 時(shí)序電路狀態(tài)劃分
6.3.5 不完全確定態(tài)的時(shí)序電路狀態(tài)機(jī)的化簡(jiǎn)
6.3.6 時(shí)序電路的狀態(tài)分配
6.4 算法綜合
本章習(xí)題
第7章 仿真方法
7.1 概述
7.2 仿真方法
7.2.1 仿真的級(jí)別
7.2.2 仿真系統(tǒng)的基本組成
7.2.3 常用仿真方法
7.3 功能仿真
7.3.1 功能仿真的概念
7.3.2 功能仿真的模型
7.3.3 信號(hào)狀態(tài)值
7.3.4 延遲模型
7.3.5 元件模型
7.4 邏輯仿真
7.4.1 仿真過(guò)程
7.4.2 事件表驅(qū)動(dòng)仿真算法
7.4.3 三值仿真算法與競(jìng)爭(zhēng)冒險(xiǎn)檢測(cè)
7.5 開(kāi)關(guān)級(jí)仿真
7.5.1 開(kāi)關(guān)級(jí)電路模型
7.5.2 計(jì)算節(jié)點(diǎn)信號(hào)狀態(tài)的強(qiáng)度比較算法
7.5.3 等效阻容網(wǎng)絡(luò)算法
7.5.4 信號(hào)延遲的計(jì)算
7.5.5 門(mén)、功能塊級(jí)和開(kāi)關(guān)級(jí)的混合仿真處理
7.6 高層次仿真
7.6.1 VHDL仿真系統(tǒng)的組成
7.6.2 V.HDI.內(nèi)部模型的確立
7.7 VHDL仿真算法
7.7.1 基于進(jìn)程的事件表驅(qū)動(dòng)算法
7.7.2 層次化模型的仿真算法
7.7.3 仿真主控算法描述
7.8 EDA仿真工具實(shí)例——Saber
本章習(xí)題
第8章 現(xiàn)代電子設(shè)計(jì)方法的實(shí)現(xiàn)
8.1 設(shè)計(jì)實(shí)現(xiàn)方法的概念
8.2 現(xiàn)代電子設(shè)計(jì)方法的實(shí)驗(yàn)室實(shí)現(xiàn)
8.2.1 基于FPGA的設(shè)計(jì)方法
8.2.2 基于HDL.的設(shè)計(jì)方法
8.2.3 設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)流程
8.3 現(xiàn)代電子設(shè)計(jì)方法的實(shí)驗(yàn)設(shè)備
8.3.1 “數(shù)字集成電路設(shè)計(jì)開(kāi)發(fā)系統(tǒng)概述
8.3.2 實(shí)驗(yàn)設(shè)備硬件結(jié)構(gòu)
8.3.3 “數(shù)字集成電路設(shè)計(jì)開(kāi)發(fā)系統(tǒng)”的使用
8.4 現(xiàn)代電子設(shè)計(jì)方法的物理實(shí)現(xiàn)
8.4.1 物理設(shè)計(jì)
8.4.2 設(shè)計(jì)規(guī)則
8.4.3 CMOS電路加工工藝
8.4.4 集成電路版圖全定制設(shè)計(jì)方法
8.4.5 物理綜合
8.5 現(xiàn)代電子設(shè)計(jì)方法的工業(yè)實(shí)現(xiàn)
8.5.1 半導(dǎo)體產(chǎn)業(yè)模式的轉(zhuǎn)變
8.5.2 無(wú)晶圓／ASIC公司
8.5.3 芯片代工廠(chǎng)
8.5.4 IP設(shè)計(jì)公司
8.5.5 設(shè)計(jì)代工廠(chǎng)
8.5.6 設(shè)計(jì)服務(wù)
8.6 多項(xiàng)目晶圓服務(wù)
8.6.1 多項(xiàng)目晶圓的興起
8.6.2 多項(xiàng)目晶圓的功能
8.6.3 多項(xiàng)目晶圓的費(fèi)用
8.6.4 多項(xiàng)目晶圓的前景
本章習(xí)題
參考文獻(xiàn)