計(jì)算機(jī)系統(tǒng)組成與體系結(jié)構(gòu)

第一部分 數(shù)字邏輯與有限狀態(tài)機(jī)
第1章 數(shù)字邏輯基礎(chǔ)
1.1 布爾代數(shù)
1.1.1 基本函數(shù)
1.1.2 布爾函數(shù)的使用
1.2 基本的組合邏輯
1.3 更復(fù)雜的組合元件
1.3.1 多路選擇器
1.3.2 譯碼器
1.3.3 編碼器
1.3.4 比較器
1.3.5 加法器和減法器
1.3.6 存儲(chǔ)器
1.4 組合電路設(shè)計(jì)
1.4.1 BCD碼的7段譯碼器
1.4.2 數(shù)據(jù)排序器
1.5 基本時(shí)序元件
1.6 更復(fù)雜的時(shí)序元件
1.6.1 計(jì)數(shù)器
1.6.2 移位寄存器
1.7 實(shí)例：可編程邏輯設(shè)備
1.8 總結(jié)
1.9 習(xí)題
第2章 介紹有限狀態(tài)機(jī)
2.1 狀態(tài)圖和狀態(tài)表
2.2 Mealy機(jī)和Moore機(jī)
2.3 設(shè)計(jì)狀態(tài)圖
2.3.1 模6計(jì)數(shù)器
2.3.2 串檢查器
2.3.3 收費(fèi)站控制器
2.4 從狀態(tài)圖到實(shí)現(xiàn)
2.4.1 狀態(tài)賦值
2.4.2 Mealy機(jī)和Moore機(jī)的實(shí)現(xiàn)
2.4.3 產(chǎn)生次態(tài)
2.4.4 產(chǎn)生系統(tǒng)輸出
2.4.5 一種可替代的設(shè)計(jì)
2.4.6 八狀態(tài)串檢查器
2.5 實(shí)例：實(shí)際考慮
2.5.1 未使用狀態(tài)
2.5.2 異步設(shè)計(jì)
2.5.3 狀態(tài)機(jī)轉(zhuǎn)換
2.6 總結(jié)
2.7 習(xí)題
第二部分 計(jì)算機(jī)組成與體系結(jié)構(gòu)
第3章 指令集結(jié)構(gòu)
3.1 程序設(shè)計(jì)語言的級(jí)別
3.1.1 語言種類
3.1.2 編譯和匯編程序
3.2 匯編語言指令
3.2.1 指令類型
3.2.2 數(shù)據(jù)類型
3.2.3 尋址方式
3.2.4 指令格式
3.3 指令集結(jié)構(gòu)設(shè)計(jì)
3.4 相對(duì)簡(jiǎn)單的指令集結(jié)構(gòu)
3.5 實(shí)例：8085微處理器指令集結(jié)構(gòu)
3.5.1 8085微處理器的寄存器組
3.5.2 8085微處理器指令集
3.5.3 一個(gè)簡(jiǎn)單的8085程序
3.5.4 分析8085指令集結(jié)構(gòu)
3.6 總結(jié)
3.7 習(xí)題
第4章 介紹計(jì)算機(jī)組成
4.1 基本的計(jì)算機(jī)組成
4.1.1 系統(tǒng)總線
4.1.2 指令周期
4.2 CPU組成
4.3 存儲(chǔ)器子系統(tǒng)組成和接口
4.3.1 存儲(chǔ)器的種類
4.3.2 芯片內(nèi)部組成
4.3.3 存儲(chǔ)器子系統(tǒng)配置
4.3.4 多字節(jié)數(shù)據(jù)組成
4.3.5 基本功能的拓展
4.4 I/O子系統(tǒng)組成和接口
4.5 相對(duì)簡(jiǎn)單計(jì)算機(jī)
4.6 實(shí)例：一臺(tái)基于8085的計(jì)算機(jī)
4.7 總結(jié)
4.8 習(xí)題
第5章 寄存器傳送語言
5.1 微操作和寄存器傳送語言
5.2 用RTL描述數(shù)字系統(tǒng)
5.2.1 數(shù)字元件
5.2.2 簡(jiǎn)單系統(tǒng)的描述與實(shí)現(xiàn)
5.3 更復(fù)雜的數(shù)字系統(tǒng)和RTL
5.3.1 模6計(jì)數(shù)器
5.3.2 收費(fèi)站控制器
5.4 實(shí)例：VHDL－VHSIC硬件描述語言
5.4.1 VHDL語法
5.4.2 高層抽象的VHDL設(shè)計(jì)
5.4.3 低層抽象的VHDL設(shè)計(jì)
5.5 總結(jié)
5.6 習(xí)題
第6章 CPU設(shè)計(jì)
6.1 CPU的設(shè)計(jì)規(guī)范
6.2 非常簡(jiǎn)單CPU的設(shè)計(jì)與實(shí)現(xiàn)
6.2.1 非常簡(jiǎn)單CPU的設(shè)計(jì)規(guī)范
6.2.2 從存儲(chǔ)器中取指令
6.2.3 指令譯碼
6.2.4 指令執(zhí)行
6.2.5 建立所需的數(shù)據(jù)通路
6.2.6 非常簡(jiǎn)單ALU的設(shè)計(jì)
6.2.7 用硬連線控制設(shè)計(jì)控制單元
6.2.8 設(shè)計(jì)驗(yàn)證
6.3 相對(duì)簡(jiǎn)單CPU的設(shè)計(jì)和實(shí)現(xiàn)
6.3.1 相對(duì)簡(jiǎn)單CPU的規(guī)范
6.3.2 取指令和指令譯碼
6.3.3 執(zhí)行指令
6.3.4 創(chuàng)建數(shù)據(jù)通路
6.3.5 相對(duì)簡(jiǎn)單ALU的設(shè)計(jì)
6.3.6 用硬連線控制設(shè)計(jì)控制單元
6.3.7 設(shè)計(jì)驗(yàn)證
6.4 簡(jiǎn)單CPU的缺點(diǎn)
6.4.1 更多的內(nèi)部寄存器和高速緩存
6.4.2 CPU內(nèi)部的多總線
6.4.3 指令流水線式處理
6.4.4 更大的指令集
6.4.5 子程序和中斷
6.5 實(shí)例：8085微處理器的內(nèi)部結(jié)構(gòu)
6.6 總結(jié)
6.7 習(xí)題
第7章 微序列控制單元設(shè)計(jì)
7.1 微序列控制器設(shè)計(jì)基礎(chǔ)
7.1.1 微序列控制器的操作
7.1.2 微指令格式
7.2 非常簡(jiǎn)單微序列控制器的設(shè)計(jì)和實(shí)現(xiàn)
7.2.1 基本布局
7.2.2 生成正確序列并設(shè)計(jì)映象邏輯
7.2.3 用水平微代碼生成微操作
7.2.4 用垂直微代碼生成微操作
7.2.5 從微代碼直接產(chǎn)生控制信號(hào)
7.3 相對(duì)簡(jiǎn)單微序列控制器的設(shè)計(jì)和實(shí)現(xiàn)
7.3.1 修改狀態(tài)圖
7.3.2 設(shè)計(jì)順序硬件和微代碼
7.3.3 用水平微代碼完成設(shè)計(jì)
7.4 減少微指令數(shù)
7.4.1 微子程序
7.4.2 微代碼跳轉(zhuǎn)
7.5 微程序控制和硬連線控制的比較
7.5.1 指令集的復(fù)雜度
7.5.2 修改的容易度
7.5.3 時(shí)鐘速度
7.6 實(shí)例：一個(gè)（大部分是）微代碼的CPU：奔騰微處理器
7.7 總結(jié)
7.8 習(xí)題
第8章 運(yùn)算方法2
8.1 無符號(hào)表示法
8.1.1 加法和減法
8.1.2 乘法
8.1.3 除法
8.2 帶符號(hào)表示法
8.2.1 符號(hào)幅值表示法
8.2.2 符號(hào)補(bǔ)碼表示法
8.3 BCD碼(binary coded decimal)
8.3.1 BCD碼的格式
8.3.2 加法和減法
8.3.3 乘法和除法
8.4 專用運(yùn)算部件
8.4.1 流水線
8.4.2 查找表
8.4.3 華萊士樹
8.5 浮點(diǎn)數(shù)
8.5.1 數(shù)據(jù)格式
8.5.2 數(shù)據(jù)性質(zhì)
8.5.3 加法和減法
8.5.4 乘法和除法
8.6 實(shí)例：IEEE 754 浮點(diǎn)標(biāo)準(zhǔn)
8.6.1 格式
8.6.2 非規(guī)范數(shù)
8.7 總結(jié)
8.8 習(xí)題
第9章 存儲(chǔ)器結(jié)構(gòu)
9.1 存儲(chǔ)器的層次結(jié)構(gòu)
9.2 cache存儲(chǔ)器
9.2.1 相聯(lián)存儲(chǔ)器
9.2.2 相聯(lián)映象的cache存儲(chǔ)器
9.2.3 直接映象的cache存儲(chǔ)器
9.2.4 組相聯(lián)映象的cache存儲(chǔ)器
9.2.5 在cache中替換數(shù)據(jù)
9.2.6 寫數(shù)據(jù)到cache
9.2.7 cache的性能
9.3 虛擬存儲(chǔ)器
9.3.1 分頁(yè)
9.3.2 分段
9.3.3 存儲(chǔ)保護(hù)
9.4 基本cache和虛擬存儲(chǔ)器的擴(kuò)展
9.4.1 基本cache的擴(kuò)展
9.4.2 基本虛擬存儲(chǔ)器的擴(kuò)展
9.5 實(shí)例：Pentium/Windows個(gè)人計(jì)算機(jī)上的內(nèi)存管理
9.6 總結(jié)
9.7 習(xí)題
第10章 輸入輸出結(jié)構(gòu)
10.1 異步數(shù)據(jù)傳輸
10.1.1 源啟動(dòng)的數(shù)據(jù)傳送
10.1.2 目的啟動(dòng)的數(shù)據(jù)傳送
10.1.3 握手
10.2 可編程I/O
10.2.1 新指令
10.2.2 新控制信號(hào)
10.2.3 新狀態(tài)和RTL代碼
10.2.4 修改CPU硬件以支持新指令
10.2.5 確保其他指令正常工作
10.3 中斷
10.3.1 CPU和I/O設(shè)備之間的數(shù)據(jù)傳送
10.3.2 中斷類型
10.3.3 中斷處理
10.3.4 中斷硬件和優(yōu)先級(jí)
10.3.5 CPU內(nèi)部中斷實(shí)現(xiàn)
10.4 直接存儲(chǔ)器訪問
10.4.1 將直接存儲(chǔ)器訪問（DMA）納入計(jì)算機(jī)系統(tǒng)
10.4.2 DMA傳輸方式
10.4.3 修改CPU使其與DMA共處
10.5 I/O處理器
10.6 串行通信2
10.6.1 串行通信原理2
10.6.2 通用異步收發(fā)器（UART）
10.7 實(shí)例：串行通信標(biāo)準(zhǔn)
10.7.1 RS-232-C標(biāo)準(zhǔn)
10.7.2 通用串行總線標(biāo)準(zhǔn)
10.8 總結(jié)
10.9 習(xí)題
第三部分 高級(jí)專題
第11章 精簡(jiǎn)指令集計(jì)算
11.1 RISC基本原理
11.1.1 定長(zhǎng)指令
11.1.2 只有LOAD和STORE的指令訪問存儲(chǔ)器
11.1.3 較少的尋址方式
11.1.4 指令流水線
11.1.5 大量的寄存器
11.1.6 硬連線控制單元
11.1.7 延時(shí)載入和分支
11.1.8 指令的預(yù)測(cè)執(zhí)行
11.1.9 優(yōu)化編譯器
11.1.10 分離指令和數(shù)據(jù)流
11.2 RISC指令集
11.3 指令流水線和寄存器窗口
11.3.1 指令流水線
11.3.2 寄存器窗口和重命名
11.4 指令流水線沖突
11.4.1 數(shù)據(jù)沖突
11.4.2 分支沖突
11.5 RISC與CISC的比較
11.6 實(shí)例：Itanium微處理器
11.7 小結(jié)
11.8 習(xí)題
第12章 介紹并行處理
12.1 單處理機(jī)系統(tǒng)中的并行機(jī)制
12.2 多處理機(jī)系統(tǒng)的組織結(jié)構(gòu)
12.2.1 弗林分類法
12.2.2 系統(tǒng)拓?fù)浣Y(jié)構(gòu)
12.2.3 MIMD系統(tǒng)的體系結(jié)構(gòu)
12.3 多處理機(jī)系統(tǒng)中的通信
12.3.1 固定連接
12.3.2 可重構(gòu)連接
12.3.3 多級(jí)互連網(wǎng)絡(luò)（MIN）的路由
12.4 多處理機(jī)系統(tǒng)中的存儲(chǔ)器管理
12.4.1 共享存儲(chǔ)器
12.4.2 Cache一致性
12.5 多處理機(jī)操作系統(tǒng)和軟件
12.6 并行算法
12.6.1 并行冒泡排序
12.6.2 并行矩陣乘法
12.7 其他的并行體系結(jié)構(gòu)
12.7.1 數(shù)據(jù)流計(jì)算
12.7.2 脈動(dòng)陣列
12.7.3 神經(jīng)網(wǎng)絡(luò)
12.8 小結(jié)
12.9 習(xí)題