Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用

第1章  概述                  
 1. 1  電子系統(tǒng)設(shè)計(jì)方法的演變過程                  
 1. 2  硬件描述語言                  
 l. 2. l  硬件描述語言（HDL）                  
 1. 2. 2  為什么要用HDL                  
 1. 2. 3  HDL的發(fā)展歷史                  
 1. 2. 4  Verilog HDL與 VHDL的比較                  
 1. 3  EDA典型流程                  
 1. 4  硬件描述語言的新發(fā)展                  
 1. 4. 1  OO VHDL                  
 1. 4. 2  DE VHDL                  
 1. 4. 3  VITAL                  
 1. 4. 4  系統(tǒng)級(jí)描述語言                  
 1. 4. 5  IEEE Std 1364--2000                  
 第2章  初識(shí)Verilog HDL                  
 2. 1  Verilog HDL的設(shè)計(jì)方法                  
 2. 1. 1  自下而上（Bottom－Up）的設(shè)計(jì)方法                  
 2. 1. 2  自上而下（Top－Down）的設(shè)計(jì)方法                  
 2. 1. 3  綜合設(shè)計(jì)方法                  
 2. 2  Verilog HDL中的模塊及其描述方式                  
 2. 2. l  模塊的概念及結(jié)構(gòu)                  
 2. 2. 2  模塊的描述方式                  
 2. 2. 3  設(shè)計(jì)的仿真與測(cè)試                  
 2. 3  Verilog HDL設(shè)計(jì)流程                  
 第3章  Verilog HDL基礎(chǔ)知識(shí)                  
 3. l  詞法                  
 3. 1. l  間隔符與注釋符                  
 3. 1. 2  數(shù)值                  
 3. 1. 3  字符串                  
 3. 1. 4  關(guān)鍵宇                  
 3. 2  數(shù)據(jù)類型                  
 3. 2. l  物理數(shù)據(jù)類型                  
 3. 2. 2  抽象數(shù)據(jù)類型                  
 3. 3  運(yùn)算符                  
 3. 3. l  算術(shù)運(yùn)算符                  
 3. 3. 2  邏輯運(yùn)算符                  
 3. 3. 3  關(guān)系運(yùn)算符                  
 3. 3. 4  相等關(guān)系運(yùn)算符                  
 3. 3. 5  按位運(yùn)算符                  
 3. 3. 6  歸約運(yùn)算符                  
 3. 3. 7  移位運(yùn)算符                  
 3. 3. 8  條件運(yùn)算符                  
 3. 3. 9  連接與復(fù)制操作                  
 3. 3. 10  運(yùn)算符的優(yōu)先級(jí)                  
 3. 4  系統(tǒng)任務(wù)與系統(tǒng)函數(shù)                  
 3. 4. l  標(biāo)準(zhǔn)輸出任務(wù)                  
 3. 4. 2  文件管理任務(wù)                  
 3. 4. 3  仿真控制任務(wù)                  
 3. 4. 4  時(shí)間函數(shù)                  
 3. 4. 5  其他                  
 3. 5  編譯指令                  
 3. 5. l  宏編譯指令                  
 3. 5. 2  文件包含指令                  
 3. 5. 3  條件編譯指令                  
 3. 5. 4  時(shí)間定標(biāo)指令                  
 3. 5. 5  工作庫(kù)定義指令                  
 第4章  用戶自定義元件（UDP）                  
 4. 1  UDP的定義                  
 4. 2  組合邏輯電路UDP                  
 4. 3  時(shí)序邏輯電路UDP                  
 4. 3. 1  初始化狀態(tài)寄存器                  
 4. 3. 2  電平觸發(fā)時(shí)序電路UDP                  
 4. 3. 3  邊沿觸發(fā)時(shí)序電路UDP                  
 4. 3. 4  電平觸發(fā)和邊沿觸發(fā)混合的時(shí)序電路UDP                  
 第5章  行為描述（一）：模塊基本結(jié)構(gòu)                  
 5. l  行為描述的結(jié)構(gòu)                  
 5. 1. l  過程塊                  
 5. 1. 2  intial過程塊                  
 5. 1. 3  alwnys過程塊                  
 5. 2  語句塊                  
 5. 2. l  串訂塊（begin－end塊）                  
 5. 2. 2  并行塊（fork-join塊）                  
 5. 2. 3  串行塊和井行塊的混合使用                  
 第6章  行為描述（二）：時(shí)間控制和賦值語句                  
 6. l  時(shí)間控制                  
 6. 1. l  延時(shí)控制                  
 6. 1. 2  邊沿觸發(fā)事件控制                  
 6. 1. 3  電平敏感事件控制（Wait語句）                  
 6. 2  賦值語句                  
 6. 2. l  過程賦值語旬的基本格式                  
 6. 2. 2  過程賦值的兩種延時(shí)方式                  
 6. 2. 3  阻塞型過程賦值                  
 6. 2. 4  非阻塞型過程賦值                  
 6. 2. 5  連續(xù)賦值語句                  
 6. 2. 6  過程連續(xù)賦值語句                  
 第7章  行為描述（三）：高級(jí)程序語句. 函數(shù)和任務(wù)                  
 7. l  分支語句                  
 7. 1. l  ifelse條件分支語句                  
 7. l. 2  case分支控制語句                  
 7. 2  循環(huán)控制語句                  
 7. 2. l  forever循環(huán)語句                  
 7. 2. 2  repeat循環(huán)語句                  
 7. 2. 3  while循環(huán)語句                  
 7. 2. 4  for循環(huán)語句                  
 7. 3  任務(wù)（task）與函數(shù)（function）                  
 7. 3. l  任務(wù)（task）                  
 7. 3. 2  函數(shù)（function）                  
 第8章  結(jié)構(gòu)描述                  
 8. l  結(jié)構(gòu)描述方式                  
 8. 2  模塊級(jí)建模                  
 8. 2. 1  模塊的定義                  
 8. 2. 2  模塊的端口                  
 8. 2. 3  模塊的調(diào)用                  
 8. 2. 4  在模塊調(diào)用時(shí)對(duì)參數(shù)值的更改                  
 8. 2. 5  舉例                  
 8. 3  門級(jí)建模                  
 8. 3. 1  內(nèi)置基本門級(jí)元件                  
 8. 3. 2  門級(jí)建模的例子                  
 8. 4  specify說明塊和時(shí)序檢驗(yàn)                  
 8. 4. l  延時(shí)參數(shù)的定義：specparam語句                  
 8. 4. 2  對(duì)模塊輸入輸出端口之間的路徑延時(shí)進(jìn)行說明                  
 8. 4. 3  借助時(shí)序檢驗(yàn)系統(tǒng)任務(wù)對(duì)模塊輸入輸出時(shí)序進(jìn)行時(shí)序檢驗(yàn)                  
 第9章  測(cè)試與仿真                  
 9. l  測(cè)試與仿真的流程                  
 9. 1. l  產(chǎn)生輸入向量                  
 9. l. 2  測(cè)試模塊                  
 9. 2  測(cè)試舉例                  
 第10章  設(shè)計(jì)舉例與設(shè)計(jì)技巧                  
 10. l  加法器                  
 10. l. l  帶進(jìn)位輸入的8位加法器                  
 10. 1. 2  帶進(jìn)位的通用加法器                  
 10. 1. 3  長(zhǎng)度為N的向量加法器                  
 10. 2  向量乘法器                  
 10. 3  比較器                  
 10. 4  多路選擇器與譯碼器                  
 10. 4. 1  8選1多路選擇器                  
 10. 4. 2  3－8譯碼器                  
 10. 5  寄存器                  
 10. 5. l  帶同步復(fù)位的邊沿觸發(fā)器                  
 10. 5. 2  帶異步復(fù)位和置位的邊沿觸發(fā)器                  
 10. 5. 3  帶使能和異步復(fù)位的8位寄存器                  
 10. 6  邊沿控制的脈沖發(fā)生器                  
 10. 7  計(jì)數(shù)器                  
 10. 7. l  帶使能和進(jìn)位輸出的4位計(jì)數(shù)器                  
 10. 7. 2  并行加載的通用增11減1計(jì)數(shù)器                  
 10. 8  移位寄存器                  
 10. 8. 1  串行輸入/并行輸出的移位寄存器                  
 10. 8. 2  并行輸入/串行輸出的移位寄存器                  
 10. 9  分頻器                  
 10. 10  FIR濾波器                  
 第11章  綜合設(shè)計(jì)實(shí)例                  
 11. l  有限狀態(tài)機(jī)的概念及其設(shè)計(jì)實(shí)例                  
 11. 1. l  有限狀態(tài)機(jī)的概念                  
 11. 1. 2  有限狀態(tài)機(jī)的設(shè)計(jì)實(shí)例                  
 11. 2  RISC中央處理單元（CPU）的頂層設(shè)計(jì)                  
 11. 2. l  累加器用寄存器                  
 11. 2. 2  RISC算術(shù)運(yùn)算單元                  
 11. 2. 3  數(shù)據(jù)控制器                  
 11. 2. 4  指令寄存器                  
 11. 2. 5  狀態(tài)控制器                  
 11. 2. 6  動(dòng)態(tài)存儲(chǔ)器                  
 11. 2. 7  程序計(jì)數(shù)器                  
 11. 2. 8  地址多路器                  
 11. 2. 9  時(shí)鐘發(fā)生器                  
 11. 2. 10  頂層設(shè)計(jì)模塊                  
 第12章  開發(fā)工具介紹                  
 12. 1  EDA基本工具                  
 12. 1. 1  編輯器                  
 12. l. 2  仿真器                  
 12. 1. 3  檢查份析工具                  
 12. 1. 4  優(yōu)化/綜合工具                  
 12. 2  Verilog HDL開發(fā)工具                  
 12. 2. l  綜合工具                  
 12. 2. 2  仿真器                  
 12. 3  VeriLoggerPro概況                  
 12. 3. 1  VeriLogger Pro適用平臺(tái)                  
 12. 3. 2  vertLogger Pro支持的標(biāo)準(zhǔn)                  
 12. 3. 3  VeriLogger Pro進(jìn)行仿真的基本步驟                  
 12. 3. 4  VeriLoggerPro的窗口構(gòu)成                  
 12. 4  VeriLogger Pro使用指南                  
 12. 4. l  創(chuàng)建與編輯一個(gè)Verilog語言的文件與工程                  
 12. 4. 2  Verilog語言工程的編譯                  
 12. 4. 3  Verilog語言工程的調(diào)試                  
 12. 4. 4  Verilog語言工程的仿真                  
 附錄  Verilog HDL形式化語法                  
 參考文獻(xiàn)